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前言
第1章 先进集成电路器件
 1.1 概述
 1.2 平面全耗尽绝缘衬底上硅（FD-SOI）MOSFET
  1.2.1 采用薄氧化埋层的原因
  1.2.2 超薄体中的二维效应
 1.3 FinFET
  1.3.1 三栅以及双栅FinFET
  1.3.2 实际中的结构选择
 1.4 基于gm/ID的设计方法
  1.4.1 模拟集成电路的层次化设计
  1.4.2 gm/ID设计方法所处的地位
  1.4.3 gm/ID设计方法的优势
  1.4.4 基于Vov的设计方法
  1.4.5 gm/ID设计方法详述
  1.4.6 基于gm/ID的设计实例
第2章 CMOS模拟集成电路版图基础
 2.1 CMOS模拟集成电路设计流程
 2.2 CMOS模拟集成电路版图定义
 2.3 CMOS模拟集成电路版图设计流程
  2.3.1 版图规划
  2.3.2 版图设计实现
  2.3.3 版图验证
  2.3.4 版图完成
 2.4 版图设计通用规则
 2.5 版图布局
  2.5.1 对称约束下的晶体管级布局
  2.5.2 版图约束下的层次化布局
 2.6 版图布线
 2.7 CMOS模拟集成电路版图匹配设计
  2.7.1 CMOS工艺失配机理
  2.7.2 元器件版图匹配设计规则
第3章 Cadence Virtuoso 617版图设计工具
 3.1 Cadence Virtuoso 617界面介绍
  3.1.1 Cadence Virtuoso 617 CIW界面介绍
  3.1.2 Cadence Virtuoso 617 Library Manager界面介绍
  3.1.3 Cadence Virtuoso 617 Library Path Editor操作介绍
  3.1.4 Cadence Virtuoso 617 Layout Editor界面介绍
 3.2 Virtuoso基本操作
  3.2.1 创建圆形
  3.2.2 创建矩形
  3.2.3 创建路径
  3.2.4 创建标识名
  3.2.5 调用器件和阵列
  3.2.6 创建接触孔和通孔
  3.2.7 创建环形图形
  3.2.8 移动命令
  3.2.9 复制命令
  3.2.10 拉伸命令
  3.2.11 删除命令
  3.2.12 合并命令
  3.2.13 改变层次关系命令
  3.2.14 切割命令
  3.2.15 旋转命令
  3.2.16 属性命令
  3.2.17 分离命令
  3.2.18 改变形状命令
  3.2.19 版图层扩缩命令
第4章 SIEMENS Calibre版图验证工具
 4.1 SIEMENS Calibre版图验证工具简介
 4.2 SIEMENS Calibre版图验证工具调用
  4.2.1 采用Virtuoso Layout Editor内嵌方式启动
  4.2.2 采用Calibre图形界面启动
  4.2.3 采用Calibre View查看器启动
 4.3 SIEMENS Calibre DRC验证
  4.3.1 Calibre DRC验证简介
  4.3.2 Calibre nmDRC界面介绍
  4.3.3 Calibre nmDRC验证流程举例
 4.4 SIEMENS Calibre nmLVS验证
  4.4.1 Calibre nmLVS验证简介
  4.4.2 Calibre nmLVS界面介绍
  4.4.3 Calibre nmLVS验证流程举例
 4.5 SIEMENS Calibre寄生参数提取（PEX）
  4.5.1 Calibre PEX验证简介
  4.5.2 Calibre PEX界面介绍
  4.5.3 Calibre PEX流程举例
第5章 Calibre验证文件
 5.1 Virtuoso Techfile
  5.1.1 Virtuoso Techfile内容
  5.1.2 修改示例
 5.2 Virtuoso Layer Map
  5.2.1 Virtuoso Layer Map内容
  5.2.2 示例：Virtuoso Layer Map修改方法
 5.3 Virtuoso Symbol CDF
  5.3.1 Virtuoso Symbol CDF内容
  5.3.2 示例：Virtuoso参数修改方法
 5.4 SVRF语言
  5.4.1 SVRF基本符号使用
  5.4.2 SVRF基本math function
  5.4.3 SVRF基本格式
  5.4.4 Layer Operations运算输出
 5.5 DRC rule
  5.5.1 DRC rule内容
  5.5.2 DRC rule主要operation
  5.5.3 DRC rule验证方法
  5.5.4 修改示例
 5.6 LVS（PEX）规则
  5.6.1 LVS rule内容
  5.6.2 LVS rule器件定义
  5.6.3 LVS rule验证方法
  5.6.4 示例：pdio18e2r LVS rule添加方法
第6章 CMOS模拟集成电路版图设计与验证流程
 6.1 设计环境准备
 6.2 单级跨导放大器电路的建立和前仿真
 6.3 跨导放大器版图设计
 6.4 跨导放大器版图验证与参数提取
 6.5 跨导放大器电路后仿真
 6.6 输入输出单元环设计
 6.7 主体电路版图与输入输出单元环的连接
 6.8 导出GDSII文件
第7章 运算放大器的版图设计
 7.1 运算放大器基础
 7.2 运算放大器的基本特性和分类
  7.2.1 运算放大器的基本特性
  7.2.2 运算放大器的性能参数
  7.2.3 运算放大器的分类
 7.3 单级折叠共源共栅运算放大器的版图设计
 7.4 两级全差分密勒补偿运算放大器的版图设计
 7.5 电容—电压转换电路版图设计
第8章 带隙基准源于低压差线性稳压器的版图设计
 8.1 带隙基准源的版图设计
  8.1.1 带隙基准源基本原理
  8.1.2 带隙基准源版图设计实例
 8.2 低压差线性稳压器的版图设计
  8.2.1 低压差线性稳压器的基本原理
  8.2.2 低压差线性稳压器版图设计实例
第9章 模/数转换器的版图设计
 9.1 性能参数
  9.1.1 静态参数
  9.1.2 动态特性
  9.1.3 功耗指标
  9.1.4 抖动
 9.2 模/数转换器的结构及版图设计
  9.2.1 快闪型模/数转换器（Flash ADC）
  9.2.2 快闪型模/数转换器版图设计
  9.2.3 流水线模/数转换器基础（Pipelined ADC）
  9.2.4 流水线模/数转换器版图设计
  9.2.5 逐次逼近模/数转换器（Successive Approximation ADC）
  9.2.6 逐次逼近模/数转换器版图设计
  9.2.7 Sigma-Delta模/数转换器
  9.2.8 Sigma-Delta调制器版图设计
第10章 Calibre LVS常见错误解析
 10.1 LVS错误对话框（RVE对话框）
 10.2 误连接
 10.3 短路
 10.4 断路
 10.5 违反工艺原理
 10.6 漏标
 10.7 元件参数错误
参考文献
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