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前言
第1章 数字集成电路与SoC介绍
 1.1 数字集成电路技术
  1.1.1 数字集成电路技术的发展历史
  1.1.2 数字集成电路技术基础
 1.2 SoC
  1.2.1 SoC技术简介
  1.2.2 SoC设计流程
  1.2.3 两种SoC设计流程实例
第2章 数字SoC的设计基础
 2.1 硬件描述语言
  2.1.1 硬件描述语言与软件编程语言的区别
  2.1.2 硬件描述语言的发展历史
  2.1.3 Verilog HDL的可重复性
  2.1.4 硬件抽象级的模型类型
 2.2 Verilog HDL基本语法
  2.2.1 模块的基本概念
  2.2.2 常量及其数据类型
  2.2.3 变量及其数据类型
  2.2.4 运算符及表达式
  2.2.5 块语句
  2.2.6 赋值语句
  2.2.7 结构语句
  2.2.8 条件语句和循环语句
  2.2.9 testbench的编写
 2.3 Verilog HDL与数字电路
  2.3.1 数字电路的类型
  2.3.2 Verilog HDL的可综合与不可综合
  2.3.3 组合逻辑电路的Verilog HDL实例
  2.3.4 时序逻辑电路的Verilog HDL实例
  2.3.5 状态机的Verilog HDL实例
第3章 FPGA开发工具——VIVADO基础入门
 3.1 FPGA与VIVADO基本介绍
  3.1.1 FPGA基础原理介绍
  3.1.2 以Xilinx 7系列为例的FPGA内部结构简介
  3.1.3 VIVADO操作界面简介
 3.2 VIVADO中的仿真
  3.2.1 仿真的含义
  3.2.2 仿真的分类
 3.3 VIVADO中的综合基础
  3.3.1 综合的含义
  3.3.2 综合策略介绍
 3.4 VIVADO中的实现基础
  3.4.1 实现的含义
  3.4.2 实现的过程简介
 3.5 VIVADO中的约束管理
  3.5.1 约束的含义
  3.5.2 创建约束的两种方式
 3.6 VIVADO中的IP核
  3.6.1 IP核的概念
  3.6.2 IP核的分类
 3.7 VIVADO示例——并行乘法器设计、仿真、综合及其IP核的定制与调用
  3.7.1 四位二进制并行乘法器设计原理
  3.7.2 四位并行乘法器代码编写以及分析
  3.7.3 仿真设计文件代码编写
  3.7.4 在VIVADO软件中进行乘法器设计
  3.7.5 在VIVADO软件中进行仿真操作
  3.7.6 在VIVADO软件中进行综合操作
  3.7.7 并行乘法器IP核的定制
  3.7.8 并行乘法器IP核的调用
 3.8 VIVADO示例——全流程实现基于7Z-Lite开发板的流水灯功能
  3.8.1 流水灯代码编写
  3.8.2 流水灯代码的行为级仿真
  3.8.3 综合及引脚约束
  3.8.4 流水灯实现过程
  3.8.5 流水灯配置文件生成与下载
第4章 Design Compiler的使用
 4.1 Design Compiler介绍
  4.1.1 ASIC全流程
  4.1.2 Design Compiler流程概述
  4.1.3 Design Compiler配置
 4.2 Synopsys工艺库使用
  4.2.1 什么是工艺库
  4.2.2 库的结构
  4.2.3 库类
  4.2.4 库级属性
  4.2.5 环境描述
  4.2.6 单元描述
  4.2.7 延时模型与计算
 4.3 设计与环境约束
  4.3.1 环境约束
  4.3.2 设计约束
  4.3.3 时钟约束
  4.3.4 综合示例
 4.4 优化设计
  4.4.1 DC的两种综合模式
  4.4.2 DC自动优化的三大阶段
  4.4.3 结构级优化
  4.4.4 逻辑级优化
  4.4.5 门级优化
  4.4.6 多个实例解析
  4.4.7 编译设计
  4.4.8 层次划分
  4.4.9 优化时钟网络
  4.4.10 优化面积
第5章 高级数字SoC设计与验证
 5.1 时钟域
  5.1.1 时钟域的基本概念
  5.1.2 同步与异步
  5.1.3 门控时钟
  5.1.4 跨时钟域
  5.1.5 非理想时钟
 5.2 静态时序分析
  5.2.1 静态时序分析基本概念
  5.2.2 静态时序分析相关参数
  5.2.3 时序路径
  5.2.4 关键参数计算
  5.2.5 时序违例的修复方法
  5.2.6 FPGA时序分析
 5.3 数字SoC验证
  5.3.1 验证的基本概念
  5.3.2 UVM验证方法学
  5.3.3 验证的策略
  5.3.4 验证的方法
  5.3.5 验证的评估
  5.3.6 验证案例
第6章 基于FPGA的数字SoC设计
 6.1 设计需求
 6.2 设计方案
  6.2.1 SoC整体架构
  6.2.2 串口简介
  6.2.3 AMBA总线简介
  6.2.4 ARM Cortex-M0+微处理器简介
 6.3 系统设计
  6.3.1 系统硬件搭建
  6.3.2 C语言控制程序编写
 6.4 功能仿真
  6.4.1 UART模块仿真
  6.4.2 挂载于APB的UART模块仿真
  6.4.3 基于Cortex-M0+的SoC仿真
 6.5 SoC综合与布局布线
第7章 AES加密模块设计
 7.1 AES算法简介
  7.1.1 AES加密算法原理
  7.1.2 AES加密模块算法实现
 7.2 AES算法硬件加速模块设计
  7.2.1 整体接口设计
  7.2.2 顶层模块设计
  7.2.3 输入模块接口设计
  7.2.4 输入模块状态机设计
  7.2.5 加密核模块接口设计
  7.2.6 加密核模块
  7.2.7 输出模块接口设计
  7.2.8 输出模块设计
 7.3 AES算法硬件加速模块仿真
  7.3.1 Testbench编写
  7.3.2 ModelSim仿真
  7.3.3 仿真结果分析
  7.3.4 ModelSim仿真中可能出现的问题
  7.3.5 其他ModelSim常用操作
 7.4 AES算法硬件加速模块综合
  7.4.1 脚本文件介绍
  7.4.2 设计文件修改
  7.4.3 Design Compiler综合操作
  7.4.4 综合结果分析
参考文献
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